[工學(공학) ][Verilog프로그래밍] 동기식 counter
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작성일 23-09-01 05:22
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이번 숙제의 경우 아래의 동작을 해야한다.
reset load enable 동작
1 x x reset (출력 0)
0 1 x parallel load
0 0 1 count (증가)
0 0 0 變化없음
parallel load는 병렬 로드로 기존 값에 상관 없이 data값을 그대로 출력하는 것을 말하고 count는 주어진 진수에 맞추어 reset0이고 load0 enable1일 때 증가한다.
- 동기…(skip)
3. 지식에 대한 data(자료)
4. 실습 내용
(1) 다음과 같은 입출력 신호를 갖는 N-진 counter를 설계하고 동작을 검증하시오. 여기서N은 기본값이 16인 parameter로 지정하여 바꾸어서 재사용 가능하도록 하시오.
(2) 앞에서 설계한 카운터를 사용하여 60진 카운터를 구성하고 동작을 확인하시오. (10진 카운터와 6진 카운터 사용)
다.
제어신도 모두가 0일 때는 變化 없다.
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[工學(공학) ][Verilog프로그래밍] 동기식 counter
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1. 목적
지금까지 배운 Verilog에 대한 지식을 활용하여 여러 가지 순차회로를 설계함2. 기초지식
- 여러 가지 순차회로에 대한 동작 이해레지스터
레지스터는 n-bit 데이터를 저장하는 기억소자이다. 클럭에 따라 변하면 동기식 카운터 그렇지 않으면 비 동기식 카운터라고 한다. 클럭에 동기가 되어 이루어지며 제어신호로 비동기 제어 신호인 reset, 동기 신호인 load가 있는데 동작은 이러하다
reset load CLK Qi
0 x x 0
1 0 ↑ Qi
1 1 ↑ Di
카운터
매 클럭마다 정해진 손서에 따라서 상태값이 변하는 레지스터를 말한다.
